从Verilog代码到最终蓝图需要多个步骤。为此我使用了两个主要程序。首先，前端编译器负责解析Verilog并生成逻辑图，该图可大致转换为游戏逻辑。这一步骤通过向Yosys发送专门调整的指令实现，以优化其输出，使其更好地匹配《异星工厂》支持的原生操作符。这一点至关重要，因为如果直接使用Yosys的默认编译流程，生成的RTL图中的节点数量可能膨胀32至322倍，最终设计中的逻辑元件数量也可能同样激增。由于游戏原生支持许多32位有符号整数的基础运算，定制的Yosys流程主要专注于识别符合游戏操作符的模式，并将复杂的Verilog函数拆解为多个简单操作。此流程结束后，我们将得到细粒度逻辑与粗粒度字级表示的混合体。
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